AI芯片、神经形态与存内计算

AI芯片的二十年不是TOPS不断加零，而是计算与状态的距离被反复重画。暗硅终结了通用晶体管全部点亮的默认，GPU与TPU把规则并行和脉动阵列做成主流；TrueNorth、Loihi和天机芯则让事件、时间与片上学习成为另一种机器。Eyeriss说明数据流比MAC数量重要，忆阻器、SRAM、RRAM和PCM把权重推进计算位置，晶圆级、chiplet与HBM又重写封装边界。到2026年，光子并行、多芯片模拟语音和闭环存内求逆把问题从“能不能算”推进到“器件、外围、编译、任务质量与生命周期能否同账”。

第一幕拆掉三个旧默认：晶体管增加不再等于可用性能，峰值MAC不再等于整网能效，神经网络也不必只在同步浮点机上执行。CUDA和TPU用规则阵列，Eyeriss用数据流，TrueNorth与Loihi用稀疏事件，忆阻交叉阵列用物理电流完成乘加。共同警报是边界转移：算子更快后，显存、外围转换、输入编码、器件漂移和软件生态会成为新的决定因素。

甲、暗硅：晶体管继续增加，能同时点亮的比例却下降Dark Silicon: More Transistors, Fewer Can Be Powered at Once

2000年代中期以前，工艺缩小常同时带来更高频率和近似恒定功率密度，更多晶体管几乎等于更多可用性能。电压下降跟不上尺寸后，频率和核数受到散热限制。Esmaeilzadeh等2011年用跨工艺模型提出“暗硅”：未来芯片必须让一部分晶体管在任一时刻关闭，通用多核的线性扩展路线终止。

〔对象清单〕本条主张，决定后摩尔时代AI加速器是否必要的只有功率预算能否容纳通用晶体管同时工作。若芯片面积仍可增加而TDP近似固定，专用数据通路用更少控制和更低精度完成矩阵操作，才可让更多区域在预算内点亮。2011年的判断把架构目标从“放多少核”改成“每焦耳能完成多少有用工作”。对暗硅：晶体管继续增加，能同时点亮的比例却下降Dark Silicon: More Transistors, Fewer Can Be Powered at Once而言，真正需要登记的不是又一个平均分，而是由“决定后摩尔时代AI加速器是否必要的只有功率预算能否容纳通用晶体管同时工作”推出的每一步中介、责任人和可撤回条件；〔对象清单〕缺少任何一环，都不能把相关性写成机制。

ISCA 2011论文以45nm到8nm的缩放情景估算多核性能与可点亮面积，结论是即使晶体管继续增加，功率约束也会使相当比例保持dark；不同配置的性能提升远低于核数增长。核验应报告工艺、电压、频率、温度、良率与工作负载，不能用峰值TOPS把未持续运行的单元也计入。

专用化能降低单任务能耗，却会让芯片面对模型变化时闲置；固定功能越多，软件兼容与验证成本反而越高。暗区不是零成本，仍占晶圆面积、制造材料和漏电。若只按运行焦耳评价，一代加速器很快淘汰造成的隐含碳与供应链风险会被功率墙叙事遮住。2025年审计还应把chiplet暗区和封装漏电计入同一TDP边界。〔对象清单〕落到复现实务，可为暗硅：晶体管继续增加，能同时点亮的比例却下降Dark Silicon: More Transistors, Fewer Can Be Powered at Once建立版本化对象表：输入、基线、资源预算、异常运行和人工接管分别留痕，并用“额定TDP内完成的有效AI操作数／焦耳、晶圆面积与生命周期设备年”统一结算，避免换口径后仍宣称性能提高。

2025年的验收应在额定功率下同时运行训练、推理和数据搬运，记录持续频率、热点温度、节流时间与有效TOPS/W；再按5年利用率摊销晶圆面积与制造碳。专用单元必须用三代模型测试性能保留，若新算子使利用率降到20%，局部能效峰值不能代表生命周期收益。同一封装还要在SPEC CPU与真实AI作业间切换，记录功率门控切换延迟，才能知道暗区能否被另一类工作有效复用。

它与第251号第十六条“功耗、暗硅与热设计”是直接异名，本条把物理边界接到AI专用化；与第351号第一条“屋顶线模型：算术强度决定性能上限”相接时，功率是计算与带宽共同的上限。2011年的预测建立在缩放假设上，仍需用每代工艺和真实模型重算。

乙、CUDA与GPU训练：图形并行阵列成为AI通用底座CUDA and GPU Training: Graphics Arrays Become the General AI Substrate

CUDA在2007年开放kernel与线程层级后，研究者不必把矩阵运算伪装成图形。AlexNet于2012年把约6000万参数、65万神经元的卷积网络拆到2块GPU，以ReLU、dropout和数据增强训练ImageNet。硬件不只是让既有算法更快，而是把此前训练周期不可接受的深网络变成可迭代实验。〔事件时间轴〕这也给出一项不依赖宣传口径的核验：独立团队只拿到冻结版本与“决定GPU能否成为AI通用底座的只有主流学习算子是否能映射为高占用的规则并行kernel”的操作定义，仍能复算“达到固定验证质量的样本数／GPU小时、HBM字节与移植人工小时”，否则所谓转向可能只是数据管线或命名变化。

〔事件时间轴〕本条的单因命题是，决定GPU能否成为AI通用底座的只有主流学习算子是否能映射为高占用的规则并行kernel。卷积和矩阵乘法重用数据、线程独立度高，适合SIMT；cuDNN等库又把kernel优化封装进框架。2012年以后，研究者选择可在GPU高效执行的层，算法与硬件形成共同演化。

NeurIPS 2012论文在ImageNet ILSVRC-2012把top-5错误率降到15.3%，第二名约26.2%，训练使用2块GTX 580 GPU、约5至6天。可复算硬件读数需含精度、batch、训练天数、GPU小时与主机供料；视觉准确率突破不能全归因于GPU，也不能把两卡演示外推成无限多卡线性。机构采用CUDA与GPU训练：图形并行阵列成为AI通用底座CUDA and GPU Training: Graphics Arrays Become the General AI Substrate之前还应公布否决门槛：一旦“当模型包含大量动态稀疏和小批分支时，理论TOPS越高，实际利用率反而越低”出现，就暂停扩张并回到“两个GPU即可把大规模卷积训练推到可行时间，软件栈随后反向塑造网络结构”的原始记录复核；该门槛必须早于部署决定写入方案。

GPU擅长规则密集运算，稀疏、小批和控制分支会降低利用率；模型越围绕硬件峰值设计，算法探索反而越可能忽略不规则但有价值的结构。专有驱动与库版本影响数值和复现，显存又把参数切分推给系统。研究成本因而从“能否训练”转成谁拥有足够设备与软件人才。

2025年的验收应报告SM occupancy、HBM带宽、kernel空隙、主机等待和达到同一质量的GPU小时，分别测试batch=1与训练大批量。框架锁定可用同一模型在CUDA与至少一类替代后端上的性能保留率衡量；若模型改写大量算子才能迁移，移植人工也要进入单位结果成本。把CUDA与GPU训练：图形并行阵列成为AI通用底座CUDA and GPU Training: Graphics Arrays Become the General AI Substrate与相邻路线比较时，统一分母至少应包含成功、失败、弃权和未覆盖对象四类；只有“达到固定验证质量的样本数／GPU小时、HBM字节与移植人工小时”在这些类别上都可回查，跨研究比较才有意义。

它与第351号第五条“异构加速编程：GPU不是外设而是协处理器”是直接异名，本条强调深度学习生态如何围绕GPU形成；与第536号第二条CUDA相比，此处验收芯片数据通路和算法共适配，而非运行时供料。2012年的15.3%包含模型、数据和训练方法，不是单一硬件因果。

丙、忆阻器复现：电阻状态开始同时承担权重与计算The Memristor Reappears: Resistance Stores Weights and Computes

传统von Neumann机器把权重放在存储器，乘加单元反复搬运它们；2008年HP团队报告TiO2器件的电阻依赖历史电荷，把1971年理论中的memristor重新带回工程。单元既保存多级电导又参与电流求和，使交叉阵列可在物理层同时读取许多权重，存储墙由系统问题下沉为器件机会。

〔装置边界〕本条主张，决定电阻式存内计算能否减少数据搬运的只有可编程电导阵列是否在一次模拟读出中稳定实现矩阵向量乘。行电压与单元电导相乘，列电流自然求和；N×N阵列理论上以并行电路替代N²次数字乘加。2008年的器件现象为神经权重共址提供物理载体。

Nature 2008论文在纳米尺度TiO2薄膜展示滞回电阻与状态依赖，并提出尺度缩小强化memristive效应；后续交叉阵列用多级电导执行MVM。核验不能只画漂亮I–V曲线，应报告可区分电导级数、写入能量、读噪声、循环耐久、保持时间和阵列级有效位数。

理想公式会被器件间变异、非线性、温漂、写入不对称和线阻破坏；阵列越大，反而越需要ADC、DAC和校准，外围能耗可能超过核心。电导漂移使离线写入的权重随时间改变，训练若忽略硬件噪声，软件准确率映射后会下降。器件存在不等于端到端芯片成立。〔装置边界〕面向下一轮材料，AI芯片、神经形态与存内计算应优先补齐“器件定义争议、坏单元、温度、漂移、外围面积、写耐久与校准人工”的原始记录，并把“当阵列扩大导致线阻和转换开销增加时，核心并行度越高，端到端TOPS/W反而越低”作为预注册反例，这两项同时公开，才能区分暂时缺证与真正失效。

2025年的复核应在至少1000次写循环与多温度下测电导分布，把ADC、路由、缓冲和重编程纳入TOPS/W；同一模型在软件、器件模拟和实芯片上逐层比较误差。阵列失效单元须公开，校准次数与时间进入分母。只有核心MVM能效而没有系统能效，不得宣称突破内存墙。还应把1T1R选择器、forming步骤与阵列报废率同时披露，因为实验室单器件良率不能代表可制造的交叉阵列。

它与第251号第十条“内存墙与近数据计算”相接，本条把计算推进存储单元本身；与第351号第七条“数据移动能耗层级：一焦耳并不等价于一次运算”共享能量理由。2008年的器件复现是材料里程碑，不等于理想memristor争议结束或AI精度已可部署。〔装置边界〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“保持软件等效质量的有效MVM数／总焦耳、校准秒与失效单元数”拆成同一分母下的主结果与失败谱，“器件定义争议、坏单元、温度、漂移、外围面积、写耐久与校准人工”要单列编码，不能在汇总时并入其他项。

丁、TrueNorth：一百万脉冲神经元在65毫瓦内联网TrueNorth: One Million Spiking Neurons Networked at 65 Milliwatts

GPU以规则浮点阵列加速人工神经网络，TrueNorth则在2014年走向另一端：每个核把神经元、突触存储和路由紧邻放置，只有事件发生才传spike。4096个核在二维网络中互连，可把感知任务映射为分布式脉冲图。神经形态芯片第一次以百万神经元规模进入同行评审实硅。对TrueNorth：一百万脉冲神经元在65毫瓦内联网TrueNorth: One Million Spiking Neurons Networked at 65 Milliwatts而言，真正需要登记的不是又一个平均分，而是由“决定脉冲芯片能否获得极低待机与事件能耗的只有计算是否由稀疏事件触发并把状态留在核附近”推出的每一步中介、责任人和可撤回条件；〔样本分层〕缺少任何一环，都不能把相关性写成机制。

〔样本分层〕本条主张，决定脉冲芯片能否获得极低待机与事件能耗的只有计算是否由稀疏事件触发并把状态留在神经突触核附近。无spike时局部单元不做无效乘加，路由包只携地址和时间；固定时间步保证协调。2014年的设计用可配置连接和简单神经元换取大规模、低功耗与可拼接。

Science 2014论文报告TrueNorth包含100万可编程spiking neurons、2.56亿synapses、54亿transistors，在实时运行时功耗约70mW；后续CAD论文常给65mW。核验需区分芯片核心、I/O与主机编码，报告每个有效事件和完整任务的焦耳，而非只用神经元数除功率。

网络必须先在外部训练并映射，受限的权重、连接和时间模型会损失精度；输入若密集，事件优势迅速减少。芯片越强调固定简单神经元，反而越难跟随新学习规则。同步tick便于确定性，却让最慢时间尺度支配所有核；传感器预处理与主机仍可能消耗远高于65mW。2014年TrueNorth的tick配置应与任务时间常数一并公开。

2025年的验收应在事件相机稀疏流与逐帧稠密视频上同测，列芯片、传感、编码和主机全系统能量；比较软件等效准确率、端到端延迟和映射失败率。应用必须报告平均spike rate、闲置功耗与在线学习缺口，不能把百万神经元直接换算成人脑能力。映射工具也须公开无法落入256条轴突约束的连接比例，避免只发布最适合TrueNorth路由图的任务。〔样本分层〕证据链还要把Merolla等，2014年《Science》论文《A Million Spiking-Neur的起点材料与更新文献放在同一比较表里，并逐项报告“TrueNorth以4096个神经突触核、100万神经元和2.56亿可配置突触构成事件驱动网络”在哪些设备、机构或人群中没有出现，而不是只保留成功演示。

它与第351号第七条“数据移动能耗层级：一焦耳并不等价于一次运算”共享近状态计算，本条以spike为工作单位；与第251号第十六条“功耗、暗硅与热设计”相比，事件静默主动关闭无工作区域。65–70mW是芯片条件读数，不含完整传感与训练系统。Science 2014的系统边界必须在复现实验中保持一致。

戊、第一代TPU：矩阵脉动阵列把推理固定成8位数据通路The First TPU: A Systolic Matrix Unit Fixes Inference into an 8-Bit Datapath

Google线上语音、搜索和推荐在2013–2015年迅速增加神经网络推理，若只靠CPU会迫使数据中心数量大幅增长。第一代TPU选择不做通用GPU：主机通过PCIe发指令，芯片用256×256矩阵乘单元和软件管理片上存储执行量化网络。AI芯片由研究加速器进入真实数据中心SLO。

〔版本登记〕本条的单因命题是，决定领域专用ASIC能否大幅提高推理性价比的只有主要算子能否稳定落入高利用脉动阵列。权重和激活沿阵列流动，每个值跨多个MAC复用，控制开销低；8位整数提高密度。2017年的架构以可预测矩阵数据流换掉缓存一致性和复杂乱序执行。机构采用第一代TPU：矩阵脉动阵列把推理固定成8位数据通路The First TPU: A Systolic Matrix Unit Fixes Inference into an 8-Bit Datapath之前还应公布否决门槛：一旦“当工作负载变成小矩阵和不规则稀疏时，峰值TOPS越高，阵列实际利用率反而越低”出现，就暂停扩张并回到“自2015年部署的TPU用65,536个8位MAC组成脉动阵列，配28MiB片上内存和92TOPS峰值”的原始记录复核；该门槛必须早于部署决定写入方案。

ISCA 2017论文给出65,536个8-bit MAC、92TOPS峰值和28MiB片上内存；在6个生产神经网络上，TPU相对同期CPU/GPU报告约15–30倍性能和30–80倍TOPS/W改善。核验必须同时列模型、batch、延迟SLO、利用率与主机开销，峰值92TOPS不等于6个负载都达到。

当模型含小矩阵、动态控制或访存密集embedding，脉动阵列填不满；ASIC越针对当时网络，Transformer或稀疏MoE出现后反而需要新代架构。8位量化也不是所有任务无损。专用芯片部署在自有服务中，软件编译、调度和故障的成本未被一张芯片对比表完全展示。把第一代TPU：矩阵脉动阵列把推理固定成8位数据通路The First TPU: A Systolic Matrix Unit Fixes Inference into an 8-Bit Datapath与相邻路线比较时，统一分母至少应包含成功、失败、弃权和未覆盖对象四类；只有“满足质量与P99 SLO的推理数／芯片、主机与片外内存总焦耳”在这些类别上都可回查，跨研究比较才有意义。

2025年的复核应以至少CNN、Transformer、推荐和稀疏模型测试阵列利用率、片外字节、P99与质量差；将主机、编译和空闲能耗纳入。性能倍数需与同工艺、同功率和同SLO基线比较；若换模型后需要回退CPU，回退请求也必须进入芯片组合的总体goodput。同一SLO下还需披露编译缓存命中和PCIe往返，防止把主机准备时间移出TPU账本。

它与第351号第一条“屋顶线模型：算术强度决定性能上限”共享算术强度，本条通过脉动复用提高；与第251号第十二条“加速器的虚拟化与调度”相接时，单芯片92TOPS仍需被多租户使用。2017年的倍数是特定六个模型和代际对比，不是任何AI任务的普遍加速。〔版本登记〕本条的边界案例应从“CPU回退、编译成本、多租户、量化损失、芯片闲置与模型代际变化”中抽样，而不是只从最容易成功的中心案例抽样，这样才能判断“当工作负载变成小矩阵和不规则稀疏时，峰值TOPS越高，阵列实际利用率反而越低”究竟是偶发噪声，还是足以改变结论方向的系统反例。

己、Eyeriss：数据流而非MAC数量决定卷积能效Eyeriss: Dataflow, Not MAC Count, Determines Convolution Efficiency

早期AI加速器常按MAC阵列大小宣传性能，却忽略从DRAM取一个数可能比一次乘加耗能高得多。Eyeriss在2016年把卷积映射写成数据流选择：weight-stationary、output-stationary、no-local-reuse各保一种局部性，而row-stationary让卷积行在PE阵列移动，兼顾三类数据复用。〔失败谱〕这也给出一项不依赖宣传口径的核验：独立团队只拿到冻结版本与“决定卷积加速器端到端能效的只有数据流是否把最常复用的值留在最低能级存储”的操作定义，仍能复算“完成软件等效网络的推理数／各存储层级访问焦耳与芯片面积秒”，否则所谓转向可能只是数据管线或命名变化。〔失败谱〕可执行的压力测试是预先固定样本单位、时间窗口和排除规则，再针对“当模型转向depthwise和attention时，RS逻辑越固定，PE与NoC利用率反而越低”做至少两轮外部复算，若方向翻转，Eyeriss：数据流而非MAC数量决定卷积能效Eyeriss: Dataflow, Not MAC Count, Determines Convolution Efficiency的结论必须随之收窄。

〔失败谱〕本条主张，决定卷积加速器端到端能效的只有数据流是否把最常复用的值留在最低能级存储。PE内寄存、片上buffer、NoC和DRAM访问能耗跨数量级，MAC本身只占一部分；RS沿行复用输入，横向累加部分和并共享filter。2016年的贡献是让数据搬运成为架构第一原则。

ISCA 2016论文在相同PE、存储和带宽约束下评估多种dataflow，row-stationary对当时CNN层得到更低总能耗；芯片Eyeriss以168个PE运行AlexNet等网络。核验应逐层给出MAC利用率、各层级访问数、DRAM字节和mJ/inference，不能以单层卷积的pJ/MAC代表整网。〔失败谱〕面向下一轮材料，AI芯片、神经形态与存内计算应优先补齐“编译映射、数据流切换、最坏层、CPU回退、buffer漏电与模型世代变化”的原始记录，并把“当模型转向depthwise和attention时，RS逻辑越固定，PE与NoC利用率反而越低”作为预注册反例，这两项同时公开，才能区分暂时缺证与真正失效。

CNN后来出现1×1、depthwise和group convolution，Transformer又以矩阵乘和attention为主，原先行复用会改变；数据流越固定，模型迁移后的NoC与PE空闲反而越多。片上buffer增大可少访DRAM，却占面积和漏电。用旧AlexNet层分布选架构，会把未来模型当作不存在。

2025年的复核应在CNN、ViT、LLM与稀疏推荐层上逐算memory access energy，报告最坏层而非网络平均；数据流切换的控制与编译成本要计入。架构搜索需以真实layout与DRAM模型验证，至少跨3种模型世代；若新网络要求CPU或GPU补算，异构回退也进入总能耗。〔失败谱〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“完成软件等效网络的推理数／各存储层级访问焦耳与芯片面积秒”拆成同一分母下的主结果与失败谱，“编译映射、数据流切换、最坏层、CPU回退、buffer漏电与模型世代变化”要单列编码，不能在汇总时并入其他项。

它与第351号第七条“数据移动能耗层级：一焦耳并不等价于一次运算”是直接硬件化，本条给出RS数据流；与第251号第十条“内存墙与近数据计算”相接时，片上复用是“近”而非“存内”。2016年的优胜依赖当时CNN层形状，不能冻结为所有AI算子的最佳映射。

庚、模拟交叉阵列训练：反向传播开始适应器件非理想Analog Crossbar Training: Backpropagation Adapts to Device Non-Idealities

许多存内方案只把训练好的权重写入阵列做推理，真正训练仍在GPU。Gokmen与Vlasov于2016年分析resistive cross-point如何执行前向MVM、反向转置MVM和外积权重更新，提出随机脉冲把梯度乘积转成脉冲重合概率。若成立，反向传播最重的三个算子都不再搬出权重。

〔机构接口〕本条主张，决定模拟阵列能否训练深网的只有器件增量更新是否足够对称、可累积并被算法补偿。正负脉冲重合改变电导，许多小随机更新的期望接近梯度外积；外围数字单元处理激活和误差。2016年的设计把器件曲线直接写进优化器假设，而非事后只测一次推理。〔机构接口〕可执行的压力测试是预先固定样本单位、时间窗口和排除规则，再针对“当更新不对称随电导位置增大时，训练步数越多，累积偏置反而越严重”做至少两轮外部复算，若方向翻转，模拟交叉阵列训练：反向传播开始适应器件非理想Analog Crossbar Training: Backpropagation Adapts to Device Non-Idealities的结论必须随之收窄。

论文以器件模型和神经网络仿真比较理想、非线性、不对称与噪声条件，显示更新对称性是保持训练准确率的关键，提出约千级并行阵列的潜在加速。核验应报告硬件在环epoch、写脉冲数、能耗、最终精度和器件磨损；纯软件仿真TOPS不能代替实际写入时间。例如〔机构接口〕2025年复核可固定100个epoch，比较正负更新各10万次后的漂移。

器件SET与RESET步长不同会形成系统偏置，电导靠近边界后更新饱和；训练越久，漂移和耐久反而越严重。随机脉冲需要高频生成和验证，外围面积可能吞掉阵列优势。算法对某种噪声训练后，也可能只适配一批器件，换晶圆或温度便失效。〔机构接口〕证据链还要把Gokmen与Vlasov，2016年《Frontiers in Neuroscience》论文的起点材料与更新文献放在同一比较表里，并逐项报告“矩阵乘和外积更新都可在cross-point阵列并行发生，使训练而非只有推理进入存内计算”在哪些设备、机构或人群中没有出现，而不是只保留成功演示。

2025年的验收应使用实芯片hardware-in-the-loop完成至少一个端到端模型，跨温度与多芯片报告精度分布；记录每个单元写次数、重映射和校准。数字基线必须用同精度、同batch和同目标质量，训练能效按完整epoch含ADC/DAC与更新脉冲计，不按单次理想MVM。实测还要区分PCM、RRAM等器件的set/reset能量及更新方向，防止把一种器件模型的结论当作统一规律。

它与第351号第九条“混合精度可靠性：低精度算、高清晰度验”共享低精度加数字校正，本条的误差来自器件；与第251号第十条“内存墙与近数据计算”相比，连权重更新也留在阵列。2016年的仿真建立设计条件，不等于大模型实硅训练已实现。

辛、Loihi：脉冲芯片把可编程片上学习规则带回边缘Loihi: Programmable On-Chip Learning Returns to the Edge

TrueNorth把大规模低功耗脉冲网络带到芯片，却主要依赖离线配置。Intel在2018年发表Loihi，让每个神经形态核包含学习引擎，可依据pre、post与调制信号更新突触；异步片上网络传事件。神经形态硬件由固定推理器转向能在传感现场适应的实验平台，学习不必把数据持续送回云端。

〔资源预算〕本条主张，决定神经形态芯片能否实现边缘在线适应的只有突触更新是否能由局部事件与可编程第三因子在片上完成。局部状态避免传回完整梯度，奖励或误差信号调节更新；用户可配置神经模型和学习规则。2018年的能力不是通用反传，而是把多类时间依赖可塑性变成硬件微码。

IEEE Micro 2018论文给出128个neuromorphic cores、3个x86管理核、约13万神经元与1.3亿突触规模，并以优化、稀疏编码等任务展示能效。核验需报告学习前后准确率、适应样本数、芯片与传感总能耗、外部CPU参与和真实墙钟；只测每次spike能量不代表学习闭环。〔资源预算〕落到复现实务，可为Loihi：脉冲芯片把可编程片上学习规则带回边缘Loihi: Programmable On-Chip Learning Returns to the Edge建立版本化对象表：输入、基线、资源预算、异常运行和人工接管分别留痕，并用“不访问云端而适应漂移后的正确任务数／芯片、传感和主机总焦耳”统一结算，避免换口径后仍宣称性能提高。

局部规则可学简单关联，却难获得深网全局信用分配；为了接近反向传播，外部软件可能先训练再映射，在线优势缩水。事件稀疏度依赖输入，芯片越省电，传感编码和主机控制反而越可能占主导。不同平台神经与突触定义不一，神经元数量也不可直接横比。Loihi在2018年论文中的片上学习接口也不等于任意规则都可表达。

2025年的验收应选持续漂移的边缘任务，让Loihi在不访问云训练的条件下在线适应，并与MCU/GPU同质量比较；报告灾难性遗忘、写更新和待机。学习规则、量化和映射需公开，外部预训练成本单列。若只能离线重训后下载，不能把结果计为片上学习。此外应公开Loihi学习规则编译失败的模型清单，以及与CPU监督训练达到同一质量所需的总样本和墙钟时间。〔资源预算〕本条的边界案例应从“外部预训练、传感编码、遗忘、平台神经定义、管理核参与与规则移植”中抽样，而不是只从最容易成功的中心案例抽样，这样才能判断“当任务需要深层全局信用分配时，局部更新越频繁，灾难性遗忘反而越重”究竟是偶发噪声，还是足以改变结论方向的系统反例。

它与第351号第九条“混合精度可靠性：低精度算、高清晰度验”相接，本条用事件与局部状态而非浮点；与第253号第十三条“自我追踪与健康数据”接口时，边缘学习可减少原始数据外传。2018年的片上可塑性扩大实验空间，未证明通用深度学习已被替代。

第二幕不再满足于单核峰值：Eyeriss v2让稀疏模式进入NoC，天机芯和Loihi 2追求跨范式软件，晶圆级与UCIe从相反方向重构芯片边界，HBM把内存纳入封装。NeuRRAM、HERMES与模拟语音芯片要求端到端软件等效精度，光子核扩展并行维度，2026年的闭环SRAM甚至让电路直接求逆。评价标准因此从器件曲线升级为完整任务、跨芯片分布、长期漂移和可维护系统。

一、Eyeriss v2：压缩稀疏性进入可重构片上网络Eyeriss v2: Compressed Sparsity Enters a Reconfigurable On-Chip Network

Eyeriss第一代面向规则CNN复用，但MobileNet等紧凑网络层形状多变，权重和激活又含大量零。Eyeriss v2在2019年引入hierarchical mesh，把局部PE簇与全局网络分层连接，可在不同层改变广播、单播和归约；编码数据在压缩域流动，硬件尽量不乘零、不传零。

〔外部复算〕本条主张，决定稀疏AI加速能否跨层保持收益的只有片上网络和PE是否随稀疏模式重构并在压缩域直接工作。固定dataflow会在小channel或depthwise层闲置，HM-NoC允许每层选择连接；稀疏PE解码非零和索引。2019年的核心是让“跳过什么”与“怎样路由”共同设计。〔外部复算〕面向下一轮材料，AI芯片、神经形态与存内计算应优先补齐“剪枝训练、动态输入、索引溢出、重构切换、映射失败与最坏层”的原始记录，并把“当非结构稀疏高度不均时，平均零越多，最慢PE决定的整层延迟反而越突出”作为预注册反例，这两项同时公开，才能区分暂时缺证与真正失效。

论文在65nm实现原型并比较Eyeriss，报告对MobileNet等紧凑、稀疏网络获得显著吞吐和能效增益；具体核验应逐层给出非零率、压缩比、索引字节、PE负载方差和mJ/inference。只以理论零比例乘MAC数，会把解码、fragment和最慢PE等待排除。

随机非结构稀疏会让每个PE工作量不同，平均零很多但关键簇仍密集；压缩越高，索引占比反而越大。模型通过剪枝适配硬件可能损失准确率，动态激活稀疏又随输入变化。硬件重构配置本身需要编译和切换，短层的控制开销可能超过节省。Eyeriss v2于2019年的NoC选择仍需逐层验证。把Eyeriss v2：压缩稀疏性进入可重构片上网络Eyeriss v2: Compressed Sparsity Enters a Reconfigurable On-Chip Network与相邻路线比较时，统一分母至少应包含成功、失败、弃权和未覆盖对象四类；只有“保持软件等效质量的非零有效操作数／索引字节、NoC焦耳与空闲PE秒”在这些类别上都可回查，跨研究比较才有意义。

2025年的验收应按真实输入分布测P50与P99非零率，比较非结构、块和N:M稀疏；报告软件等效质量、索引、NoC和空闲PE。模型剪枝训练成本与硬件映射失败要单列，重构切换进入延迟。若稀疏加速只在挑选层成立，整网速度不能按局部倍数相乘。验证还要按层公开稀疏索引字节和NoC拥塞尾部，避免整网平均压缩率掩盖最慢层。

它与第351号第一条“屋顶线模型：算术强度决定性能上限”对撞：压缩既少算也改变字节分母；与第251号第十七条“可组合的基础设施”相比，这里可重构发生在片上网络。2019年的优势依赖稀疏形态与层分布，零比例不是跨模型固定资产。〔外部复算〕这也给出一项不依赖宣传口径的核验：独立团队只拿到冻结版本与“决定稀疏AI加速能否跨层保持收益的只有片上网络和PE是否随稀疏模式重构并在压缩域直接工作”的操作定义，仍能复算“保持软件等效质量的非零有效操作数／索引字节、NoC焦耳与空闲PE秒”，否则所谓转向可能只是数据管线或命名变化。

二、天机芯：ANN与SNN在同一核上跨范式运行Tianjic: ANNs and SNNs Share One Cross-Paradigm Core

传统AI加速器为ANN矩阵乘优化，神经形态芯片为SNN事件优化，两套编程和硬件割裂。天机芯在2019年把axon、dendrite、soma、router等构件做成可配置FCore，同一28nm芯片的156个核既能运行CNN、MLP，也能运行SNN及混合连接。跨范式由外部系统拼接下沉到片上。〔反号压力〕可执行的压力测试是预先固定样本单位、时间窗口和排除规则，再针对“当模块范式和接口继续增加时，兼容模式越多，单一任务数据通路效率反而越低”做至少两轮外部复算，若方向翻转，天机芯：ANN与SNN在同一核上跨范式运行Tianjic: ANNs and SNNs Share One Cross-Paradigm Core的结论必须随之收窄。

〔反号压力〕本条主张，决定混合神经网络能否在同一芯片协作的只有计算核是否能重配编码、状态更新和通信语义。连续数值和spike需要不同时间、精度与路由，FCore通过共享存储与模式配置复用物理资源；片上mesh传递两类事件。2019年的接口让感知、决策和控制可分别选范式再组合。

Nature 2019论文报告单芯片156个FCore，并用多芯片平台控制自动自行车，组合视觉CNN、语音SNN、目标跟踪、控制和决策模块；系统可识别命令、避障和平衡。核验应拆分每个模块准确率、芯片数、功耗、端到端失效率和人工预设，不能用一次公开视频代表开放道路能力。

兼容两种范式会让每种数据通路都不如专用极致，模式切换和编码转换也耗能；演示中的任务图由工程师预先设计，网络并未自行形成通用策略。整合模块越多，反而越难定位错误来自传感、ANN、SNN还是控制。AGI措辞还会诱使读者把平台兼容性误当认知通用性。

2025年的验收应在同工艺下比较专用ANN、专用SNN与Tianjic混合方案，固定任务质量并报告模式转换、路由和闲置核；自行车测试需覆盖天气、道路和失败干预。每个模块的训练来源与在线学习能力单列，只有当混合方案在多任务能效或延迟上胜出，跨范式才有实质收益。道路演示需把摄像头、车载控制器和无线链路功耗纳入，不能只测Tianjic裸芯片。〔反号压力〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“在未见条件下完成的混合闭环任务数／芯片焦耳、模式转换与人工干预次数”拆成同一分母下的主结果与失败谱，“范式转换、模块训练、失败归因、天气道路、人工预设与AGI标题外推”要单列编码，不能在汇总时并入其他项。

它与第351号第十条“性能可移植性：可移植不是能运行，而是少掉速”共享跨范式保留率，本条发生在同一核；与第533号具身智能关于闭环控制相接时，芯片只提供执行平台。2019年的自行车证明系统集成，不证明AGI、自动目标形成或开放世界可靠性。

三、晶圆级引擎：切割芯片的边界被冗余路由跨过去Wafer-Scale Engines: Redundant Routing Crosses the Reticle Boundary

普通芯片受光刻reticle限制，训练大模型必须跨封装、板卡和机架通信。Cerebras在2019年发布WSE-1，不切割晶圆，而以冗余核和路由绕过制造缺陷，把约46,225mm²硅面积连接成二维mesh。片上SRAM靠近每个AI核，细粒度消息不需经过高能SerDes，晶圆本身成为系统边界。

〔责任链〕本条主张，决定晶圆级AI处理器能否把集群通信收回硅内的只有缺陷容忍mesh是否让大量本地核保持可路由。已知坏核和坏链路在配置时绕过，任务图铺到剩余资源；本地memory与邻居通信减少全局共享内存压力。2019年的工程突破是在良率不完美时仍把整片晶圆当可编程设备。〔责任链〕落到复现实务，可为晶圆级引擎：切割芯片的边界被冗余路由跨过去Wafer-Scale Engines: Redundant Routing Crosses the Reticle Boundary建立版本化对象表：输入、基线、资源预算、异常运行和人工接管分别留痕，并用“达到目标质量的有效任务数／可用核小时、整机焦耳与平均消息hop”统一结算，避免换口径后仍宣称性能提高。

WSE-1采用14nm，公开规模约1.2万亿transistors、40万AI-optimized cores、18GB SRAM和约9PB/s内存带宽；WSE-2后增至85万核、40GB。核验需报告可用核比例、映射后利用率、冷却功率、系统价格与time-to-solution，不能把片上带宽峰值直接当应用吞吐。

二维mesh对局部通信高效，却不天然适合全局all-to-all；模型层若要求大范围归约，跳数和拥塞会增长。晶圆越大，热点与供电均匀性越难，故障也集中在单设备。专用编译映射不能复用GPU共享内存假设，软件移植和运维人才会成为隐性门槛。〔责任链〕本条的边界案例应从“坏核分布、供电热点、编译迁移、全局通信、单设备故障与供应商锁定”中抽样，而不是只从最容易成功的中心案例抽样，这样才能判断“当模型需要频繁全局归约时，晶圆面积越大，mesh拥塞与跳数反而越高”究竟是偶发噪声，还是足以改变结论方向的系统反例。

2025年的验收应以Transformer、稀疏MoE和FFT等不同通信图测hop、拥塞、可用核与能耗，注入坏核并比较映射退化；报告整机冷却和主机。跨两代WSE重编同一模型，公开代码改动与性能保留。若晶圆带宽高但模型需频繁跨全局，局部峰值不构成端到端优势。晶圆缺陷绕行后的备用核比例和跨晶圆结果分布必须公开，才能把WSE规模与可制造性放进同一张表。

它与第251号第十七条“可组合的基础设施”形成反向碰撞：chiplet分解，这里整片集成；与第351号第十二条“百亿亿次协同设计：应用、算法与机器必须共同收敛”共享任务图共设计。1.2万亿晶体管说明集成规模，不证明每个模型都能利用40万核。WSE在2022年的公开架构数据也未覆盖所有生产良率。对晶圆级引擎：切割芯片的边界被冗余路由跨过去Wafer-Scale Engines: Redundant Routing Crosses the Reticle Boundary而言，真正需要登记的不是又一个平均分，而是由“决定晶圆级AI处理器能否把集群通信收回硅内的只有缺陷容忍mesh是否让大量本地核保持可路由”推出的每一步中介、责任人和可撤回条件；〔责任链〕缺少任何一环，都不能把相关性写成机制。

四、CONV-SRAM：成熟存储阵列在读出路径内做卷积点积CONV-SRAM: Mature Memory Arrays Compute Dot Products in the Read Path

新型RRAM和PCM承诺高密非易失存内计算，但制造集成与变异尚难；另一条路线利用已成熟的SRAM。CONV-SRAM在2019年修改bitcell与外围读出，让输入控制字线、存储位表示权重，在存储阵列内部累积卷积点积。计算从独立MAC阵列推进到缓存本体，而不等待新存储器成熟。机构采用CONV-SRAM：成熟存储阵列在读出路径内做卷积点积CONV-SRAM: Mature Memory Arrays Compute Dot Products in the Read Path之前还应公布否决门槛：一旦“当目标精度提高需多次读出时，有效bit越多，端到端能效反而越低”出现，就暂停扩张并回到“在bitcell与读出电路中执行卷积dot-product，让权重不离开片上SRAM即可生成部分和”的原始记录复核；该门槛必须早于部署决定写入方案。

〔排除规则〕本条主张，决定SRAM存内计算能否进入可靠AI芯片的只有读出路径是否在不破坏存储状态时提供足够线性的点积。差分cell、位线电流和时间/电压域转换共同编码乘加；多bit精度通过bit slicing或多次读出组合。2019年的优势是CMOS兼容与高耐久，代价是单元和外围面积。

JSCC 2019论文报告CONV-SRAM在40nm实现低功耗CNN dot-product，给出能效、吞吐与芯片测量，并讨论不同精度。核验应列阵列面积、bitcell增量、ADC或sense amplifier、读扰动、PVT角和完整层准确率；只比较核心pJ/op会漏掉输入装载、部分和合并与数字激活。把CONV-SRAM：成熟存储阵列在读出路径内做卷积点积CONV-SRAM: Mature Memory Arrays Compute Dot Products in the Read Path与相邻路线比较时，统一分母至少应包含成功、失败、弃权和未覆盖对象四类；只有“保持软件等效精度的完整层数／SoC焦耳、硅面积与重校准次数”在这些类别上都可回查，跨研究比较才有意义。

SRAM易失，断电后权重需从外部重载；增大cell或多线会降低密度。模拟位线随工艺、电压和温度偏移，精度越高，重复读与转换能耗反而越大。把缓存改成计算单元还可能妨碍普通读写和纠错；若模型层不适合阵列形状，剩余容量闲置。

2026年的验收应在多个PVT corner和芯片样本上报告有效位、准确率与重校准频率，测断电重载和ECC兼容；面积效率与系统能效同表。与数字SRAM+MAC基线比较时，固定模型、工艺与存储容量，并计入权重加载。若CIM模式降低普通缓存可用性，也要登记机会成本。同时报告CONV-SRAM在不同电源电压下的读扰和保持失败，确认8T单元不会因计算模式破坏权重。〔排除规则〕这也给出一项不依赖宣传口径的核验：独立团队只拿到冻结版本与“决定SRAM存内计算能否进入可靠AI芯片的只有读出路径是否在不破坏状态时提供足够线性的点积”的操作定义，仍能复算“保持软件等效精度的完整层数／SoC焦耳、硅面积与重校准次数”，否则所谓转向可能只是数据管线或命名变化。

它与第251号第十条“内存墙与近数据计算”共享少搬权重，本条选择成熟SRAM；与第351号第九条“混合精度可靠性：低精度算、高清晰度验”相接时，外围数字校正决定有效精度。2019年的宏单元读数不是完整SoC结论，面积与重载不可省略。

五、NeuRRAM：48核RRAM芯片把多模型推理端到端映射NeuRRAM: A 48-Core RRAM Chip Maps Diverse Models End to End

早期RRAM论文常展示一个小crossbar或单层分类，无法回答完整网络的路由、激活与多层精度。NeuRRAM在2022年把48个CIM core、CMOS neuron circuits和片上控制集成，每核以256×256 RRAM cell阵列执行MVM，数据流方向可配置。不同网络层被切片并跨核映射，器件演示升级为芯片系统。

〔基线冻结〕本条主张，决定RRAM存内计算能否承载多类端到端模型的只有CIM core是否能在保持校准精度时重构数据流和连接。双向电压输入、可配置sense与局部激活支持全连接、卷积和LSTM样式运算；非易失权重在断电后保留。2022年的关键是把MVM、控制和模型映射放在同一实硅。〔基线冻结〕面向下一轮材料，AI芯片、神经形态与存内计算应优先补齐“挑片、yield、坏单元、校准、容量溢出、外部编程与更深模型误差”的原始记录，并把“当模型超过片上容量时，参数规模越大，外部重写与搬运反而越支配能耗”作为预注册反例，这两项同时公开，才能区分暂时缺证与真正失效。

Nature 2022论文给出48个core，每核含256×256 RRAM cells与256个CMOS neuron circuits；在MNIST、CIFAR-10、语音命令等任务展示接近软件基线精度，并报告能效优于此前RRAM-CIM。核验应报告每任务权重映射、4-bit量化、芯片间差、校准和完整功耗。

模型规模超过片上容量时需重写或外部存储，非易失优势会被搬运削弱；4位权重和模拟噪声对大Transformer更敏感。48核之间路由与ADC仍是数字成本，核心越多，坏单元与校准组合反而越复杂。选定小任务的近软件精度不能代表开放模型族。〔基线冻结〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“跨10颗芯片保持软件等效质量的任务数／总焦耳、校准秒与外部搬运字节”拆成同一分母下的主结果与失败谱，“挑片、yield、坏单元、校准、容量溢出、外部编程与更深模型误差”要单列编码，不能在汇总时并入其他项。

2025年的复核应跨至少10颗芯片报告模型准确率分布、坏单元重映射和校准时间，加入更深ResNet与attention层；按完整输入到输出计焦耳。容量溢出时明确外部搬运和编程次数，比较同工艺数字加速器。若只有挑选芯片达到结果，必须公开yield分母。

它与第351号第十条“性能可移植性：可移植不是能运行，而是少掉速”共享模型族保留率，本条发生在RRAM映射；与第251号第十九条“开源硬件与设计自动化”相接时，编译与坏单元映射决定可用性。48核端到端是里程碑，不代表大模型容量与制造yield已解决。〔基线冻结〕可执行的压力测试是预先固定样本单位、时间窗口和排除规则，再针对“当模型超过片上容量时，参数规模越大，外部重写与搬运反而越支配能耗”做至少两轮外部复算，若方向翻转，NeuRRAM：48核RRAM芯片把多模型推理端到端映射NeuRRAM: A 48-Core RRAM Chip Maps Diverse Models End to End的结论必须随之收窄。

六、Loihi 2与Lava：神经形态硬件获得可移植中间层Loihi 2 and Lava: Neuromorphic Hardware Gets a Portable Software Layer

第一代神经形态平台各有自己的神经方程、量化和路由工具，算法难跨芯片。Intel在2021年推出Loihi 2，用Intel 4预生产工艺把容量提高到约100万神经元，并允许spike携带整数payload、核内pipeline执行更多算术；Lava用Python进程和通道描述应用，可在传统CPU与神经形态后端运行。〔异常运行〕落到复现实务，可为Loihi 2与Lava：神经形态硬件获得可移植中间层Loihi 2 and Lava: Neuromorphic Hardware Gets a Portable Software Layer建立版本化对象表：输入、基线、资源预算、异常运行和人工接管分别留痕，并用“跨3类后端事件时间和任务质量均等价的模型数／全部可编译模型数”统一结算，避免换口径后仍宣称性能提高。

〔异常运行〕本条主张，决定神经形态研究能否形成可复用生态的只有神经模型与硬件映射是否经公开中间表示分离。Lava表达过程和消息，compiler决定落到CPU或Loihi；NIR进一步用图表示神经动力学与连接。2021–2024年的转向与早期CUDA类似：硬件能力只有通过稳定软件接口才能积累应用。

公开资料给出Loihi 2单芯片最多约100万neurons和1.2亿synapses，相比前代多项工作负载最高加速约10倍；Nature Communications 2024以NIR在多平台转换SNN。核验应逐模型报告转换前后spike train、精度、延迟、能耗和不支持算子，不能以成功编译数量代替语义等价。〔异常运行〕证据链还要把Intel Labs，2021年Loihi 2与开源Lava，Pedersen等，2024年《N的起点材料与更新文献放在同一比较表里，并逐项报告“Loihi 2支持约100万神经元、1.2亿突触、整数payload与可编程neuron pipeline”在哪些设备、机构或人群中没有出现，而不是只保留成功演示。

不同芯片对时间步、定点位宽、延迟和重置语义定义不同，中间层越抽象，反而越容易用近似代替精确动力学；自定义assembly又破坏可移植。整数payload让脉冲更表达丰富，却增加通信与功耗。统一软件若只由单厂商后端充分支持，也会成为新的生态锁定。Lava自2021年起的版本差异需要进入复现清单。

2025年的验收应建立20个含不同neuron、delay和plasticity的可移植套件，在CPU、Loihi 2与至少另一芯片上比对事件时间和任务结果；列不支持特性与手改行数。能效必须在转换后同质量条件比较，并公布compiler版本。平台私有扩展需显式标记，不能静默降级。对Loihi 2与Lava：神经形态硬件获得可移植中间层Loihi 2 and Lava: Neuromorphic Hardware Gets a Portable Software Layer而言，真正需要登记的不是又一个平均分，而是由“决定神经形态研究能否形成可复用生态的只有神经模型与硬件映射是否经公开中间表示分离”推出的每一步中介、责任人和可撤回条件；〔异常运行〕缺少任何一环，都不能把相关性写成机制。

它与第351号第十条“性能可移植性：可移植不是能运行，而是少掉速”直接相接，本条还要求动力学等价；与第251号第十九条“开源硬件与设计自动化”相比，Lava开放的是编程与编译层。100万神经元和10倍读数不证明所有SNN可无损迁移。

七、UCIe与AI Chiplet：先进封装把芯片边界改成开放互连UCIe and AI Chiplets: Advanced Packaging Turns Chip Boundaries into an Interconnect

单片SoC越大，先进工艺成本和良率越差，而模拟I/O、SRAM和矩阵核并不都需要同一节点。UCIe联盟在2022年发布1.0规范，定义package内die-to-die物理层、协议与软件模型，让不同chiplet以PCIe/CXL等方式连接。AI芯片由一颗固定晶圆设计转为可选择工艺和供应商的封装系统。

〔人工接管〕本条主张，决定AI chiplet能否降低单片集成风险的只有die-to-die接口是否在带宽、延迟、功耗和管理上形成可验证契约。计算die用先进节点，I/O或缓存die用成熟节点，坏die可分别测试；标准链路减少专有桥接。2022年的关键是把reticle边界外的组合写成生态接口。把UCIe与AI Chiplet：先进封装把芯片边界改成开放互连UCIe and AI Chiplets: Advanced Packaging Turns Chip Boundaries into an Interconnect与相邻路线比较时，统一分母至少应包含成功、失败、弃权和未覆盖对象四类；只有“通过多供应商压力测试的有效die组合数／封装成本、链路焦耳与组装后报废数”在这些类别上都可回查，跨研究比较才有意义。

UCIe 1.0定义短距和advanced package两类电气目标、协议栈与form factor，后续版本加入管理和可维护性；核验AI package应报告每毫米边缘带宽、pJ/bit、链路BER、封装yield和端到端模型吞吐。单个link达到规格不等于多die同时工作时没有热、时钟和拥塞问题。

Chiplet增加die边界，模型张量跨边界会消耗能量；供应商互操作若只在形式层通过，固件、时序和错误处理仍可能不兼容。组合越开放，恶意或失效die的信任边界反而越复杂。先进封装本身昂贵，已知良好die在组装后仍可能因一个连接缺陷报废。〔人工接管〕本条的边界案例应从“固件互操作、恶意die、链路BER、热耦合、组装损失与供应商退出”中抽样，而不是只从最容易成功的中心案例抽样，这样才能判断“当模型频繁跨die搬大张量时，chiplet数量越多，封装链路能耗反而越高”究竟是偶发噪声，还是足以改变结论方向的系统反例。

2025年的验收应做多供应商plugfest，施加温度、链路错误、die热插不可用和固件更新，记录恢复与性能；安全测试验证身份、内存隔离和错误上报。比较monolithic、专有chiplet和UCIe方案时，按封装后yield、开发周期、系统焦耳与供应可替换性共同计分。

它与第251号第十七条“可组合的基础设施”是物理层版本，本条把组合推进封装；与第351号第三条“分区全局地址空间：全局可见不等于远程免费”相接时，chiplet内共享地址仍有链路代价。开放标准建立契约，不保证真正多供应商芯粒市场立即形成。UCIe 1.0于2022年规定物理与协议层，但不替供应合同背书。机构采用UCIe与AI Chiplet：先进封装把芯片边界改成开放互连UCIe and AI Chiplets: Advanced Packaging Turns Chip Boundaries into an Interconnect之前还应公布否决门槛：一旦“当模型频繁跨die搬大张量时，chiplet数量越多，封装链路能耗反而越高”出现，就暂停扩张并回到“计算、HBM I/O、CPU与专用AI die可来自不同工艺，通过标准物理层和协议在一个package组合”的原始记录复核；该门槛必须早于部署决定写入方案。

八、64核PCM存内芯片：模拟阵列与数字路由组成完整推理器A 64-Core PCM Chip: Analog Arrays and Digital Routing Form a Full Inference Engine

模拟存内计算长期被质疑只展示核心阵列：多层网络仍要把激活搬出、数字化、路由和重写。Le Gallo等在2023年报告64-core mixed-signal chip，把PCM crossbar、ADC、局部数字处理和片上互连集成，模型层可流水通过多个core。评价对象由一次MVM推进到完整推理数据通路。〔撤回门槛〕面向下一轮材料，AI芯片、神经形态与存内计算应优先补齐“六个月保持、未见芯片迁移、数字回退、编程时间、写耐久与不支持算子”的原始记录，并把“当网络更深且数字校正增加时，核心密度越高，整网模拟收益占比反而越低”作为预注册反例，这两项同时公开，才能区分暂时缺证与真正失效。

〔撤回门槛〕本条主张，决定模拟存内芯片能否获得端到端收益的只有阵列、数字辅助和片上通信是否共同覆盖网络全层。PCM存电导并做MVM，数字单元执行非线性、尺度和残差，NoC搬激活；hardware-aware训练吸收噪声。2023年的系统承认纯模拟并不足够，以混合分工换软件等效质量。

Nature Electronics 2023论文给出14nm、64个AIMC core的实芯片，展示多种DNN推理并报告约1.59TOPS/mm²核心级密度相关结果与系统能效；核验应按完整模型给出软件—硬件精度差、每层ADC、通信和数字焦耳。核心峰值与整网平均必须分列。〔撤回门槛〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“保持软件等效质量的完整网络层数／阵列、ADC、数字与NoC总焦耳”拆成同一分母下的主结果与失败谱，“六个月保持、未见芯片迁移、数字回退、编程时间、写耐久与不支持算子”要单列编码，不能在汇总时并入其他项。

core之间的激活传输和量化会累积误差，网络越深，hardware-aware训练越依赖特定芯片噪声；数字辅助越强，反而越难证明收益来自存内阵列。PCM漂移、编程时间和写耐久仍存在。若模型需要未支持算子，就会回到外部处理器，端到端边界再次破裂。

2025年的验收应在至少5颗芯片和6个月保持期后复测同一模型，报告重校准、重编程和数字回退；以完整任务焦耳与延迟对比同工艺数字ASIC。hardware-aware模型必须在未参与训练的芯片上测试迁移，避免把每颗芯片定制当通用硬件能力。还需公布64个core间校准参数能否迁移，以及PCM温漂后重标定造成的停机与能耗。〔撤回门槛〕这也给出一项不依赖宣传口径的核验：独立团队只拿到冻结版本与“决定模拟存内芯片能否获得端到端收益的只有阵列数字辅助和片上通信是否共同覆盖网络全层”的操作定义，仍能复算“保持软件等效质量的完整网络层数／阵列、ADC、数字与NoC总焦耳”，否则所谓转向可能只是数据管线或命名变化。

它与第351号第九条“混合精度可靠性：低精度算、高清晰度验”共享模拟—数字分账，本条发生在64核实硅；与第251号第十条“内存墙与近数据计算”相比，片上NoC决定多核收益。2023年的集成显著前进，仍未消除漂移和模型特化。

九、模拟AI语音芯片：软件等效精度跨越五颗PCM芯片Analog AI for Speech: Software-Equivalent Accuracy Spans Five PCM Chips

存内芯片若只能跑MNIST或单片小模型，无法回应现实深网规模。Ambrogio等在2023年把34个analog tile、约3500万PCM devices、片间通信和低功耗外围集成到analog-AI chip；一个更大的MLPerf RNNT语音模型用五颗芯片、超过1.4亿器件映射4500多万权重。

〔跨域外推〕本条主张，决定模拟AI能否跨芯片承载现实语音模型的只有多tile权重映射是否在通信与器件误差下保持软件等效精度。多器件表示一个权重、分层校准和hardware-aware训练抵消噪声，片间激活保持顺序。2023年的里程碑是把有效任务精度与持续TOPS/W放进同一系统实验。〔跨域外推〕证据链还要把Ambrogio等，2023年《Nature》论文《An Analog-AI Chip for 的起点材料与更新文献放在同一比较表里，并逐项报告“35 million PCM devices分布于34 tiles，五芯片映射超过4500万权重的MLPerf RNNT并接近软”在哪些设备、机构或人群中没有出现，而不是只保留成功演示。

Nature 2023论文报告单芯片35 million PCM devices、34 tiles，chip-sustained performance最高约12.4TOPS/W；小keyword spotting达到软件等效准确率，更大RNNT在五芯片上映射超过45 million weights并接近软件等效。核验需列器件冗余、片间I/O、完整WER与总功耗。

超过1.4亿器件表示4500万权重说明冗余本身是精度成本；模型越大，片间传输和校准组合反而越难。语音分布、口音和噪声若变化，hardware-aware模型可能失去补偿。芯片持续TOPS/W不含训练、权重编程和主机语音前后处理，不能直接与数据中心服务账单相比。对模拟AI语音芯片：软件等效精度跨越五颗PCM芯片Analog AI for Speech: Software-Equivalent Accuracy Spans Five PCM Chips而言，真正需要登记的不是又一个平均分，而是由“决定模拟AI能否跨芯片承载现实语音模型的只有多tile权重映射是否在通信与器件误差下保持软件等效精度”推出的每一步中介、责任人和可撤回条件；〔跨域外推〕缺少任何一环，都不能把相关性写成机制。

2025年的验收应在多口音、噪声和长音频上报告WER分布，跨时间复测五芯片映射；把一次权重编程、校准、片间I/O和主机处理摊入每小时语音焦耳。更换其中一颗芯片后检验模型无需全量重训，若必须重新硬件适配，则维护成本进入有效能效。

它与第351号第九条“混合精度可靠性：低精度算、高清晰度验”相接，但本条以多器件和训练补偿实现；与第536号MLPerf条目接口时，RNNT任务提供公共分母。12.4TOPS/W与近软件精度是重大证据，仍不能省略器件冗余、编程与主机。〔跨域外推〕可执行的压力测试是预先固定样本单位、时间窗口和排除规则，再针对“当模型跨更多tile与芯片时，器件冗余越多，校准和通信占比反而越高”做至少两轮外部复算，若方向翻转，模拟AI语音芯片：软件等效精度跨越五颗PCM芯片Analog AI for Speech: Software-Equivalent Accuracy Spans Five PCM Chips的结论必须随之收窄。〔跨域外推〕落到复现实务，可为模拟AI语音芯片：软件等效精度跨越五颗PCM芯片Analog AI for Speech: Software-Equivalent Accuracy Spans Five PCM Chips建立版本化对象表：输入、基线、资源预算、异常运行和人工接管分别留痕，并用“达到软件等效WER的语音小时／芯片、片间I/O、校准和主机总焦耳”统一结算，避免换口径后仍宣称性能提高。

十、光子张量核：波长、时间与空间同时承担乘加并行Photonic Tensor Cores: Wavelength, Time and Space Carry Parallel MACs

电子矩阵单元受时钟、互连与数据移动限制，光子可让多个波长在同一波导同时传播并由干涉或吸收完成加权。Feldmann等在2021年把phase-change material memory、片上soliton microcomb和调制器组合成photonic tensor core，多个波长承载卷积通道，探测器直接累加光功率。〔盲法复核〕落到复现实务，可为光子张量核：波长、时间与空间同时承担乘加并行Photonic Tensor Cores: Wavelength, Time and Space Carry Parallel MACs建立版本化对象表：输入、基线、资源预算、异常运行和人工接管分别留痕，并用“保持目标精度的端到端有效MAC数／激光、DAC、ADC、温控和电子控制总焦耳”统一结算，避免换口径后仍宣称性能提高。

〔盲法复核〕本条主张，决定光子AI能否把带宽转成有效计算的只有权重调制与多波长并行是否在可接受信噪比下同步读出。相变单元非易失地设透射率，frequency comb提供并行载波，时间复用输入；光场天然叠加。2021年的核心把存储与卷积靠近，但电子控制仍负责数据装载和非线性。

Nature 2021论文报告tensor core达到10^12 MAC/s即tera-MAC/s量级，调制与探测带宽超过14GHz，并展示卷积任务。核验必须报告激光wall-plug、DAC/ADC、调制器、温控、权重编程和实际准确率；只数光学通道乘时钟会把空载和电子外围排除。〔盲法复核〕本条的边界案例应从“激光wall-plug、温控、串扰、有效位、光电往返、非线性与制造漂移”中抽样，而不是只从最容易成功的中心案例抽样，这样才能判断“当通道数增加而总光功率固定时，波长并行越高，每通道信噪比反而越低”究竟是偶发噪声，还是足以改变结论方向的系统反例。

光功率分到更多波长后每通道信噪比下降，相干漂移与制造误差需要校准；并行越大，反而越可能受探测动态范围限制。激活和存储仍常在电子域，光电往返吞掉优势。卷积核心不处理控制、softmax或随机访存，整网Amdahl比例决定最终收益。

2025年的验收应从电输入到电输出测完整层和网络的焦耳、延迟与误差，跨温度和24小时漂移报告校准；与同精度电子ASIC比较。部分相干和3D复用需同时给通道串扰与有效位，外部激光和温控不得免费。若只有10%模型时间在光核，峰值不能代表整网。光学核心应在相同14GHz输入带宽下加入空载基线，分离激光常开功耗与真正随MAC增长的增量。机构采用光子张量核：波长、时间与空间同时承担乘加并行Photonic Tensor Cores: Wavelength, Time and Space Carry Parallel MACs之前还应公布否决门槛：一旦“当通道数增加而总光功率固定时，波长并行越高，每通道信噪比反而越低”出现，就暂停扩张并回到“相变材料权重与光频梳把多个波长并行卷积，核心带宽超过14GHz并达到tera-MAC/s量级”的原始记录复核；该门槛必须早于部署决定写入方案。

它与第351号第一条“屋顶线模型：算术强度决定性能上限”共享带宽—计算边界，本条把并行移到波长；与第056号光子学相邻但这里验收AI矩阵任务。14GHz与tera-MAC/s是光学核心读数，不等于含电子转换、激光和非线性的端到端系统。

十一、HBM3与2.5D封装：AI芯片的外部内存变成封装内宽接口HBM3 and 2.5D Packaging: External Memory Becomes an In-Package Wide Interface

GPU矩阵单元的TOPS增长快于片外DRAM，LLM逐token推理常需反复读取全部权重，算力因内存带宽闲置。HBM把多层DRAM以through-silicon via堆叠，在interposer上靠近logic die，用极宽、低频接口替代许多高频板级通道。HBM3于2022年标准化更高每pin速率，封装成为AI架构组成。

〔结果分母〕本条主张，决定高算力AI die能否持续供料的只有封装内存接口是否提供与算子算术强度相匹配的带宽。1024-bit总线和多stack并行提高TB/s级聚合带宽，低摆幅缩短每bit路径；CoWoS把GPU与HBM连接。2022年的转向是不能再独立评价logic die，memory stack和interposer共同定义roofline。把HBM3与2.5D封装：AI芯片的外部内存变成封装内宽接口HBM3 and 2.5D Packaging: External Memory Becomes an In-Package Wide Interface与相邻路线比较时，统一分母至少应包含成功、失败、弃权和未覆盖对象四类；只有“满足热与质量约束的有效token数／HBM焦耳、封装面积与节流秒数”在这些类别上都可回查，跨研究比较才有意义。〔结果分母〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“满足热与质量约束的有效token数／HBM焦耳、封装面积与节流秒数”拆成同一分母下的主结果与失败谱，“封装yield、刷新、供应交期、整包报废、容量溢出与interposer良率”要单列编码，不能在汇总时并入其他项。

HBM3规范支持最高约6.4Gb/s每pin，1024-bit接口理论可达每stack约819GB/s；实际AI加速器用多stack形成数TB/s。核验应报告可持续而非峰值带宽、容量、功耗、热节流、封装yield和每模型token/s；只把stack数乘规范速率会忽略控制、刷新与访问模式。

HBM堆叠的热量靠近高功率logic，温度升高会增加刷新和降频；stack越多，interposer越大，封装良率与成本反而更难。容量仍可能装不下模型，跨节点通信接替成为瓶颈。供应链集中使芯片即使logic完成也可能因HBM或CoWoS产能无法交付。〔结果分母〕这也给出一项不依赖宣传口径的核验：独立团队只拿到冻结版本与“决定高算力AI die能否持续供料的只有封装内存接口是否提供与算子算术强度相匹配的带宽”的操作定义，仍能复算“满足热与质量约束的有效token数／HBM焦耳、封装面积与节流秒数”，否则所谓转向可能只是数据管线或命名变化。

2025年的验收应以训练、prefill和decode分别测带宽利用、温度、刷新和节流，报告封装后良率与交付周期；对比HBM容量溢出后的offload。每token能耗要含memory stack，生命周期分析含报废整包。若峰值带宽只在短burst可达，持续SLO不可引用理论819GB/s。

它与第251号第十条“内存墙与近数据计算”是封装层应答，本条未把计算放进存储；与第351号第一条“屋顶线模型：算术强度决定性能上限”相接时，HBM提高带宽屋顶。2022年的标准创造接口，实际收益仍由访问模式、热与封装yield决定。〔结果分母〕面向下一轮材料，AI芯片、神经形态与存内计算应优先补齐“封装yield、刷新、供应交期、整包报废、容量溢出与interposer良率”的原始记录，并把“当堆叠与logic热密度同时增加时，理论带宽越高，持续节流损失反而越大”作为预注册反例，这两项同时公开，才能区分暂时缺证与真正失效。

十二、闭环SRAM存内求逆：模拟芯片从乘法推进方程求解Closed-Loop SRAM In-Memory Inversion: Analog Chips Move from Multiplication to Solving

多数存内计算只做y=Ax，线性方程Ax=b仍需数字迭代和反复MVM。Mannocci等在2026年把两个64×64 SRAM array、片上operational amplifier、DAC与ADC组成模拟反馈环，电路稳定点直接对应逆矩阵—向量结果。存内芯片由神经网络乘加器，扩展到控制和科学计算里的方程求解。〔未覆盖项〕证据链还要把Mannocci等，2026年《Nature Electronics》论文《A Fully In的起点材料与更新文献放在同一比较表里，并逐项报告“两组64×64 SRAM阵列由片上运放、DAC和ADC包入反馈环，直接完成inverse MVM”在哪些设备、机构或人群中没有出现，而不是只保留成功演示。

〔未覆盖项〕本条主张，决定模拟存内计算能否越过前向MVM的只有闭环电路是否在目标矩阵条件下稳定收敛到方程解。阵列编码矩阵，反馈持续修正输出，不必数字处理器显式展开迭代；外围完全片上使延迟可核。2026年的关键是把算法迭代变成物理动力学，但稳定域成为新契约。

Nature Electronics 2026论文卷9页200–212，芯片用90nm CMOS、两组64×64 SRAM阵列，实验求解微分方程递归块逆、sounding rocket轨迹Kalman filter和robot arm inverse kinematics；精度接近同等集成电路位宽的数字系统。核验应按条件数报告误差、收敛时间、能耗与失稳率。〔未覆盖项〕在AI芯片、神经形态与存内计算的这一对象上，复核应把“在误差阈值内稳定收敛的方程数／全部条件数分桶与总焦耳”拆成同一分母下的主结果与失败谱，“未收敛案例、病态矩阵、跨芯片差、分块误差、失稳检测与fallback成本”要单列编码，不能在汇总时并入其他项。

矩阵病态会放大模拟噪声，反馈环增益与寄生可能振荡；问题规模超过64需分块，数据移动和误差累积回归。闭环越快，稳定裕度反而越小；90nm原型的面积能效不能直接外推先进工艺。任务演示由已知线性结构组成，并非通用非线性AI训练。该2026年CMOS闭环还应公开PVT角落下的相位裕度。

2026年的验收应按condition number从1到10⁴扫描，跨温度、供电与芯片样本测误差和收敛；与数字迭代器在同精度、同问题下比较完整焦耳。分块超过64维时报告片外传输与总误差，设置硬件失稳检测和数字fallback。只有成功样例不够，必须公布未收敛分母。〔未覆盖项〕可执行的压力测试是预先固定样本单位、时间窗口和排除规则，再针对“当矩阵条件数上升时，闭环增益越激进，振荡与误差反而越高”做至少两轮外部复算，若方向翻转，闭环SRAM存内求逆：模拟芯片从乘法推进方程求解Closed-Loop SRAM In-Memory Inversion: Analog Chips Move from Multiplication to Solving的结论必须随之收窄。

它与第351号第一条“屋顶线模型：算术强度决定性能上限”形成新碰撞：物理闭环改变算法操作数；与第251号第十条“内存墙与近数据计算”相比，存储阵列直接参与求逆。2026年的64×64实芯片证明算子扩张，不证明病态大矩阵和通用AI已解决。

◎ 二十年连起来看

第一幕靠专用化赢能效：TPU固定矩阵，Eyeriss固定数据复用，TrueNorth固定事件神经；但模型一变，固定数据路会成为负担。第二幕于是重建可编程性：hierarchical NoC适配稀疏，FCore跨ANN/SNN，Lava与NIR分离模型和后端，UCIe组合不同die，混合信号芯片用数字单元补模拟误差。二十条真正的往返不是通用与专用谁胜，而是在功率、精度和寿命预算下，把哪一层固定、哪一层留给软件。

◎ 三个常见误解

任务等效要求硬件结果达到同一accuracy、WER或控制误差；全系统能量包含ADC/DAC、主机、激光、HBM与冷却；跨芯片分布报告yield、坏单元和PVT，而非一颗挑选芯片；寿命记录漂移、写耐久、重校准与模型代际。2026年的最小硬件证据包应同时含核心、芯片、板卡和应用四层，任何一层峰值都不得替代完整结果。

◎ 与相邻领域的接口

误解一：TOPS/W越高系统越省电。外围和低利用率可让符号反转。误解二：“类脑”就更接近智能。百万神经元是硬件资源，不是认知能力。误解三：存内计算消除了内存墙。它减少一类权重搬运，却增加器件变异、转换、校准和容量溢出。芯片叙事最容易把峰值、理论或单阵列数字换名为产品能力，因此每个读数必须标清分母和系统边界。

◎ 争议现场

它与半导体器件共享工艺、良率与可靠性，与体系结构共享内存墙、互连和调度，与高性能计算共享Roofline和数据移动，与机器学习共享量化、剪枝和hardware-aware training。边界判据是：本块必须把器件或封装变化接到可运行AI任务；算法面板则解释质量与学习机制。若一方只报accuracy、另一方只报pJ/op，碰撞层必须补成同一模型、同一精度、同一系统边界。

◎ 往下五年看什么

数字矩阵阵列拥有软件生态和精确性，模拟存内减少搬运，事件芯片利用时间稀疏，光子利用波长并行；四条路线不会由一个TOPS/W排行榜裁决。真实系统很可能混合：数字控制与校正、模拟MVM、事件传感、光互连和HBM存储共同出现。争点变成接口与责任：哪里量化、哪里校准、错误怎样检测、模型怎样迁移。越异构，统一编译和端到端可观测性越重要。

◎ 可与哪些领域对撞

第一级测器件I–V、PVT、耐久和保持；第二级测macro的有效bit、面积和完整外围；第三级在多颗chip上运行端到端模型，报告准确率分布；第四级把board、host、传感、冷却和编译纳入应用。至少5颗芯片、3个温度和24小时漂移，失效样本不能删除。与数字基线比较必须同工艺、同精度、同任务；跨工艺时同时给归一化与未经归一化读数。

◎ 十条可做的研究命题

2026–2031年值得看的不是更多“脑启发”命名，而是三种可验证整合：存内阵列是否能处理Transformer与在线学习，光子计算是否能把激光和转换纳入系统优势，chiplet与HBM4是否形成真正多供应商AI封装。另一个前沿是硬件可撤销性：模型权重删除能否从非易失阵列、cache与备份中证明完成。AI芯片将同时接受性能、能源、供应链、安全和生命周期审计。

◎ 资料核验

审计清单：① 峰值与持续值分开；② 完整外围入账；③ 至少5颗芯片报告分布；④ 固定任务质量比较；⑤ 公布坏单元和挑片；⑥ 报告漂移、耐久与校准；⑦ 标记外部训练和回退；⑧ 把制造、封装、HBM、激光与冷却边界写清。